Category: 科技

當摩爾定律走入歷史…然後呢?

摩爾定律究竟還能走多遠?一旦摩爾定律正式走入歷史,半導體產業該如何繼續向前邁進?而在所謂的「後摩爾定律時代」,IC業者面臨的挑戰是什麼?又該如何因應? 如今已近九旬高齡的英特爾(Intel)共同創辦人Gordon Moore在1965年發表了一篇文章,提出了IC上電晶體數量會在接下來十年依循每年增加一倍的規律發展,其後這個理論根據數次演變,成為全球半導體產業界奉為圭臬的「摩爾定律」(Moore’s Law),伴隨IC市場經歷半世紀的蓬勃發展,催生無數讓大眾日常生活更加便利、更豐富多彩的科技。 2015年,摩爾定律歡慶50週年,Moore本人在接受IEEE期刊《Spectrum》專訪時表示,其實他在發表那篇文章的時候只是分享一個趨勢觀察,因為當時IC技術正在改變整個電子產業的經濟模式、卻未被普遍承認;而他完全沒有想到那樣的一個理論居然被記得那麼久,甚至被稱為驅動產業發展的「定律」。 不過摩爾定律畢竟不是以嚴謹科學程序所定義的真正「定律」,Moore自己也說,那只是一種觀察與推測;許多人預測摩爾定律將在2015至2020年失效,而在2012年左右,摩爾定律開始出現速度趨緩的明顯跡象,當年全球半導體產業營收暨2011年僅2.1%的成長之後不升反降,出現了2.6%的負成長,接下來幾年的營收表現也一片低迷,不但不復以往動輒兩位數字的成長表現,在2015年還再度出現了2.3%的負成長。 半導體廠商們發現,要維持摩爾定律繼續推進的成本變得越來越龐大,製程微縮不再跟隨著電晶體單位成本跟著降低的效應,產業界從32/28奈米節點邁進22/20奈米製程節點時,首度遭遇了成本上升的情況;業界專家們將原因指向了遲遲未能「上檯面」的極紫外光(EUV)微影技術,就因為該新一代微影技術仍未能順利誕生,使得22奈米以下的IC仍得透過多重圖形(multi-patterning)方法來實現,這意味著複雜的設計流程、高風險,以及高昂的成本。 市場研究機構International Business Strategies (IBS)的資深半導體產業分析師Handel Jones估計,當半導體製程走向5奈米節點,IC設計成本將會是目前已經非常高昂之14/16奈米製程設計成本的三倍(圖1),因此設計業者「需要有非常大量的銷售額才能回收投資。」 圖1:IC設計成本越來越高 (來源:International Business Strategies) 摩爾定律究竟還能走多遠?一旦摩爾定律正式走入歷史,半導體產業該如何繼續向前邁進?而在所謂的「後摩爾定律時代」,IC業者面臨的挑戰是什麼?又該如何因應? EUV微影何時救場? 在一場1月初於美國加州舉行、由國際半導體產業協會(SEMI)主辦的年度產業策略高峰會(Industry Strategy Symposium,ISS)上,來自半導體產業界的專家指出,如果EUV技術在2020年順利問世,半導體技術演進還能持續到2025年。 產業顧問機構IC Knowledge總裁Scotten Jones在該場高峰會上表示:「我不認為摩爾定律已死,從事深度技術研發的人也不認為;」他指出,大廠英特爾(Intel)與Globalfoundries都透露半導體製程在後14奈米(post-14nm)節點能達到成本節省,「我相信我們有方法製造出讓成本降低的新一代電晶體。」 Jones預測5奈米節點將在2019年開始在某些製程步驟採用EUV技術,或許仍得採用某種形式的FinFET電晶體;至於再往下到3.5奈米節點,將會進展至採用水平奈米線(horizontal nanowire),而該節點應該會是經典半導體製程微縮的終點;其後2.5奈米節點堆疊n型與p型奈米線,可望在2025年將電晶體密度增加60~70%。 對於EUV究竟何時能正式「上陣」,市場研究機構Semiconductor Advisors的分析師Robert Maire認為:「EUV微影真正開始量產應該是會在2020年;」他指出,台積電(TSMC)已經宣佈了將在5奈米節點採用EUV微影的計畫;而英特爾則可能會在7奈米採用EUV微影,與台積電的5奈米節點量產時程相當,時程預計是在2019年。 圖2:各家半導體大廠先進製程節點量產時程 (來源:ISS、各家公司) 而Globalfoundries技術長Gary Patton在2016年10月來台與本地媒體分享該公司最新技術與策略方向時則表示,他預期EUV微影技術要到2019年才會邁入成熟,而Globalfoundries在該時間點之前就會量產的7奈米製程應該不會採用該技術。 目前在市場上只有來自荷蘭的設備業者ASML能供應EUV微影系統,是該公司投入了三十年時間與龐大研發成本的成果,而該公司甚至獲得了英特爾、台積電與三星(Samsung)等半導體大廠的聯合投資,這些股東們的首要目標就是加速EUV技術的實現。ASML發言人表示:「我們預期EUV微影將在個位數奈米製程節點被應用於記憶體中的兩個或更多層;而在最先進的邏輯製程節點(7或5奈米),則被應用於6~9層。」 ASML的第一代(採用0.33NA光學鏡片、實現約13奈米的線寬) EUV微影設備NXE:3400B將在今年正式出貨,預期吞吐量可達每小時125片晶圓、微影疊對(overlays)誤差容許度在3奈米以內;該公司表示已有4家邏輯晶片製造商、2家記憶體晶片製造商表示將在2018年左右採用第一代EUV系統進行量產。 圖3:ASML的EUV微影設備發展藍圖 (來源:ASML) 採用今日的浸潤式微影設備需要以多重光罩才能實現的電路圖形,若採用0.33NA的EUV系統預期只需要單一光罩步驟就可完成;不過半導體製程若再繼續往更細微節點邁進,就算採用EUV設備也可能需要多重圖形步驟。 為此ASML於去年11月就宣佈以11億美元收購光學大廠蔡司(Carl Zeiss)的24.9%股份,雙方將聯手研發數值孔徑(numerical aperture,NA)高於0.5的版本,不過此第二代EUV微影要到2024年以後才會量產,將能實現約8奈米的線寬,預期產量為每小時185片晶圓產量、疊對誤差容許度小於2奈米。 ASML技術長Martin van den Brink在發表上述合作案時的新聞聲明中指出,新一代(0.5NA)系統將「可在次3奈米節點為晶片製造商避免複雜且昂貴的0.3NA系統多重圖形步驟,以單次曝光支援高生產力,並可降低單位成本。」 不過市場研究機構VLSI Research總裁Risto Puhakka表示,產業界人士仍廣泛預期,在第二代EUV系統於2024年左右問世以前,恐怕還是得使用第一代0.33NA微影系統進行多重圖形。「只是需要幾重圖形、以及會需要多久時間?」他也指出,以往ASML不曾直接投資供應鏈上的任何廠商,而且是以大手筆收購高比例股份,顯見要打造更新一代EUV系統是高風險任務,而且ASML勢在必得。 看來如果一切順利,2018年就能看到第一批採用EUV微影設備量產的先進製程節點IC;但機台尺寸幾乎等同一間小房間的EUV,一台要價超過1億美元(至少31億台幣),這意味著除非是財力夠雄厚的半導體廠商,很難負擔此尖端技術的投資。 而千呼萬喚始出來的EUV微影設備就算真的在2018年之後順利上線量產,在終端應用市場如PC、智慧型手機等成長停滯、缺乏大量需求的趨勢下,採用該設備之先進製程初期成本與風險勢必仍然偏高,IC業者如果想只靠EUV來維持摩爾定律「製程越微縮、電晶體單位成本越低」的理論,恐怕並不容易。 所以,除了「傳統」的半導體製程微縮,IC廠商們還有什麼別的方法能維持利潤? 其他的技術選項 也出席了今年1月美國ISS 的Globalfoundries技術長Patton在專題演說中表示:「摩爾定律將終結只是一個看法,我們總是能找出如何推動事情演進的方法;」他認為,晶片業者現在必須要在製程以及封裝技術方面尋求不同方向的創新(圖4),「整個產業環境跟我入行的時候已經完全不一樣了。」…

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